SystemVerilogの3種類のalways文をメモ。 3種類のalways文を使い分けて記述することでコードの可読性が高くなったり、予期しない回路の生成を防ぐことが出来る。 always_comb 組合わせ回路記述する際に使うalways文。センシティビティリストには何も記述しな…

変数・定数の宣言 Swiftの変数・定数の取り扱いについてメモ。 変数の書式 var 変数 = 値 var 変数 :型 = 値 変数宣言の例 var x = 10 var y : Int = 20 定数の書式 let 変数 = 値 let 変数 :型 = 値 定数宣言の例 let max = 1000 let pi : Float = 3.14 デ…

Modelsimを使ってverilogソースをコンパイルしてシミュレーションするスクリプトを作成したのでメモしておく。 Modelsimのコマンドスクリプトサンプル スクリプトを実行するディレクトリ構成 sample/ |- sample.sv /*回路モジュール*/ |- sample_tb.sv /*テ…