SystemVerilogってVerilogHDLと何が違うの？ SystemVerilogはVerilogHDLを拡張した言語であり、主に検証に関する機能が拡張されている。具体的にはVerilog-2005 の拡張であり、機能的には上位互換となっている。 2005年にSystemVerilog は IEEE Standard 180…

関数 pythonではdef文を用いて関数を定義する。下記の記述例では関数plusは引数としてxとyを受け取り、それらを加算したものを返す。 関数の記述例 # 関数を定義 def plus(x,y): sum = x + y return sum # 関数呼び出し print(plus(1,2)) 実行結果 3 関数の…