RISC-Vの特直（改めて） 単純な命令セット 条件フラグの削除 加減算のオーバーフローを無視 16ビット可変長な命令エンコーディング 分岐遅延スロットの削除 乗除算のためのHI/LOレジスタの削除 リトルエンディアン方式 命令セットアーキテクチャ（ISA）の構…

assertを使ってみる SystemVerilogのassert文を使って回路の動作を検証してみる。 assert文を使ったテストベンチ（adder_tb.sv） assert文は指定した条件のTrue/FalseをチェックしFalseの場合は$errorを実行する。このテストベンチではassert文を用いて入力…