Introduction to SystemVerilog. Logical delay

論理遅延

　SystemVerilogで論理遅延を含めた回路を記述してみる。

論理遅延（logic_delay.sv）

　論理遅延を含めたゲートの記述。論理遅延は"#"を用いて記述する。遅延の単位は`timescale 単位/時間精度で指定する。`timescaleで指定しない場合は遅延の単位は”ns”となる。

`timescale 1ns/1ps

/* logic_delay.sv */
module logic_delay (input  a,b,c,
	            output y);

logic n1,n2,n3;

assign #1 n1 = a & b;  //Dealy 1ns
assign #1 n2 = a | c;  
assign #1 n3 = b ^ c;
assign #2 y  = ~(n1 & n2 & n3); //Dealy 2ns
endmodule