Verilog/SystemVerilog task文

Verilog/SystemVerilogのtask文

　Verilog/SystemVerilogのtask文についてメモ。

task文の書式

タスクの定義　書式(1)

task タスク名;
　　入出力ポートの宣言
　　信号の宣言
　　処理
　　...
endtask

タスクの定義　書式(2)

>|verilog|
task タスク名 (入出力ポート,...,入出力ポート);
　　信号の宣言
　　処理
　　...
endtask

タスクの呼び出し　書式

タスク名(信号,信号...,信号);

タスクの記述例

　以下のtask文の記述例では、タスクINPUT_SIGNALを定義し、1'b1を引数として呼び出している。

//タスクINPUT_SIGNALの呼び出し
INPUT_SIGNAL(1'b1);

...（省略）

//タスクINPUT_SIGNALの定義
task INPUT_SIGNAL(logic sig);
    begin
	d = sig; #10;
    end
endtask